关于静电放电（ESD）原理以及其保护方法的详细分析

一直想给大伙儿讲下ESD的基础理论，很經典。可是因为逻辑性太强，一切基础理论全是一环套一环的，假如你肯定不会画鸡蛋，终究了你也就不容易画大衛。

先來谈静电放电(ESD: Electrostatic Discharge)有哪些？这应该是导致全部电子元件或电子器件系统软件导致过多电内应力毁坏的首要罪魁祸首。由于静电感应通常一瞬间工作电压十分高(>好几千伏)，因此这类损害是破坏性和永久的，会导致电源电路立即损坏。因此防范静电感应损害是全部IC设计方案和生产制造的首要难点。

静电感应，通常全是人为因素造成的，如生产制造、拼装、检测、储放、运送等全过程里都有可能促使静电感应积累在身体、仪器设备或机器设备中，乃至电子器件自身也会积累静电感应，当我们在不知道的状况下使这种通电的物件触碰便会产生充放电途径，一瞬间促使电子元器件或系统软件遭受静电放电的毁坏(这就是为何之前维修电脑都务必要佩戴静电感应环托在作业桌子，避免身体的静电感应损害集成ic)，好似云彩中存放的正电荷一瞬间穿透云彩造成激烈的电闪，会把地面割开一样，并且通常是在下雨天到来之际，由于空气相对湿度新易产生导电性通到。

那麼，如何防止静电放电损害呢？最先自然更改环境从根源降低静电感应(例如降低磨擦、少穿羊毛绒类毛线衣、操纵气体温湿度记录等)，自然这不是大家今日探讨的关键。

大家今日要谈论的情况下怎样在电源电路里边涉及到维护电源电路，当外部有静电感应的情况下大家的电子元件或系统软件可以防范意识防止被静电感应毁坏(实际上便是安裝一个防雷接地)。这也是许多IC设计方案和制造业者的首要难点，许多企业有专业设计方案ESD的精英团队，今日我便和大伙儿从最主要的基础理论讲起逐渐解读ESD维护的工作原理及留意点，你就会发现前边讲的PN结/二极管、三极管、MOS管、snap-back统统用上。。。

之前的专题讲座解读PN结二极管基础理论的情况下，就讲过二极管有一个特点：正指导通反方向截至，并且反偏工作电压再次提升会产生雪崩击穿而关断，大家称作钳位二极管(Clamp)。这恰好是大家设计方案静电保护所须要的理论基础，大家便是运用这一反方向截至特点让这一旁通在一切正常业务时处在断掉情况，而外部有静电感应的情况下这一旁通二极管产生雪崩击穿而产生旁通通道维护了內部电源电路或是栅压(是否相近家中不锈钢水槽有一个溢水口，避免自来水龙头忘关掉造成全部洗手间洪水灾害)。

那么问题来了，这一穿透了这一维护电源电路是否就完全去世了？难道说是一次性的？回答自然并不是。PN结的穿透分二种，分别是电穿透和击穿，电穿透指的是雪崩击穿(较低浓度的)和齐纳穿透(浓度较高的)，而这一电穿透主要是自由电子撞击水解造成新的电子器件-空穴对(electron-hole)，因此它是可修复的。可是击穿是不能修复的，由于发热量集聚造成硅(Si)被熔化损坏了。因此大家必须操纵在关断的一瞬间操纵电流量，一般会在维护二极管再串连一个高电阻器，

此外，大伙儿是否可以举一反三了解为何ESD的地区是不可以form Silicide的？也有给大伙儿一个基础理论，ESD通常是在集成ic键入端Pad边上，不可以在集成ic里边，由于大家一直期待外部的静电感应必须第一时间泄排掉吧，放到里边会出现延迟时间的(关注我前边解剖学的那一个集成icPAD边上都是有二极管。乃至有放二级ESD的，做到双向保障的目地。

在讲ESD的基本原理和Process以前，大家先讲下ESD的规范及其测试标准，依据静电的产生方法及其对电源电路的损害方式不一样通常分成四种检测方法：身体充放电方式(HBM: Human-Body Model)、设备充放电方式(Machine Model)、元器件电池充电方式(CDM: Charge-Device Model)、静电场磁感应方式(FIM: Field-Induced Model)，可是业内通常应用前二种方式来检测(HBM, MM)。

1、身体充放电方式(HBM)：自然便是身体磨擦造成了正电荷忽然遇到集成ic释放出来的正电荷造成集成ic损坏穿透，秋季和他人碰触常常触电事故就是这个缘故。业内对HBM的ESD规范也如影随行(MIL-STD-883C method 3015.7，等效电路身体电容器为100pF，等效电路人体电阻为1.5Kohm)，或是国际电子行业标准(EIA/JESD22-A114-A)也是有要求，看着你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它要求低于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。

2、设备充放电方式(MM)：自然便是设备(如robot)挪动造成的静电感应碰触集成ic时由pin脚释放出来，次规范为EIAJ-IC-121 method 20(或是规范EIA/JESD22-A115-A)，等效电路设备电阻器为0 (由于金属材料)，电容器依然为100pF。因为产品是金属材料且电阻器为0，因此充放电時间很短，几乎是ms或是us中间。可是更主要的问题是，因为等效电阻为0，因此电流量非常大，因此即使是200V的MM充放电也比2kV的HBM充放电的伤害大。并且设备自身因为有很多输电线相互之间会造成耦合作用，因此电流量会随时长转变而影响转变。

ESD的测试标准相近FAB里边的GOI检测，特定pin以后先为他一个ESD工作电压，不断一段时间后，随后再回家检测电荷看一下是不是毁坏，没什么问题再去加一个step的ESD工作电压再不断一段时间，再测电荷，这般不断直到穿透，这时的击穿电压为ESD穿透的临界值工作电压(ESD failure threshold Voltage)。通常我们是给电源电路打三次工作电压(3 zaps)，为了更好地减少检测周期时间，通常起止工作电压用规范工作电压的70% ESD threshold，每一个step可以按照必须自身调节50V或是100V。

此外，由于每一个chip的pin脚许多，你是一个个pin检测或是组成pin检测，因此会分成几类组成：I/O-pin检测(Input and Output pins)、pin-to-pin检测、Vdd-Vss检测(键入端到导出端)、Analog-pin。

1. I/O pins：便是各自对input-pin和output-pin做ESD检测，并且正电荷有正负极之分，因此有四种组成：input 正电、input 负电、output 正电、output 负电。检测input情况下，则output和别的pin所有浮接(floating)，相反也是。

2. pin-to-pin检测: 静电放电产生在pin-to-pin中间产生控制回路，可是要是要常常2个脚检测组成过多，由于一切的I/O给工作电压以后假如要对全部电源电路造成危害一定是先通过VDD/Vss才可以对全部电源电路配电，因此改进版则用某一I/O-pin加正或负的ESD工作电压，别的全部I/O一起接地装置，可是键入和导出与此同时浮接(Floating)。

3、Vdd-Vss中间静电放电：只要把Vdd和Vss接起來，全部的I/O所有浮接(floating)，那样给静电感应使他越过Vdd与Vss中间。

4、Analog-pin充放电检测：由于数字集成电路许多差分信号核对(Differential Pair)或是运放电路(OP AMP)全是有两个键入端，避免一个毁坏造成差分信号核对或运算无效，因此必须独立做ESD检测，自然便是只对于这两个pin，别的pin所有浮接(floating)。

好啦，ESD的基本原理和检测一部分就讲到这儿了，下边然后讲Process和设计方案上的factor

伴随着颠覆性创新的进一步变小，元器件规格更加小，结深愈来愈浅，GOX愈来愈薄，因此静电感应穿透愈来愈非常容易，并且在Advance制造里边，Silicide引进也会让静电感应穿透越来越越来越锐利，因此几乎任何的ic设计都需要摆脱静电感应穿透问题。

静电放电维护可以从FAB端Process处理，还可以从IC设计方案端Layout设计制作，因此你能见到Prcess有一个ESD的option layer，或是Design rule里边有ESD的设计方案标准可供顾客挑选这些。自然有一些顾客也会自身依据SPICE model的电荷根据layout设计制作ESD。

1、制造上的ESD：要不更改PN结，要不更改PN结的负载电阻，而更改PN结只能依靠ESD_IMP了，而增加与PN结的负载电阻，便是用non-silicide或是串联电阻的办法了。

1) Source/Drain的ESD implant：由于大家的LDD构造在gate poly两侧非常容易产生2个浅结，而这一浅结的斜角静电场较为集中化，并且由于是浅结，因此它与Gate较为近，因此受Gate的尾端静电场危害较为大，因此那样的LDD斜角在耐ESD充放电的实力是较为差的(4kV)。可是那样的话这一附加的MOS的Gate就务必较长避免离断(punchthrough)，并且由于元器件不一样了，因此必须独立获取元器件的SPICE Model。

2) 触碰孔(contact)的ESD implant：在LDD元器件的N 漏极的孔下边打一个P 的硼，并且深层要超出N 漏极(drain)的深层，那样就可以让原先Drain的击穿电压减少(8V–>6V)，因此可以在LDD斜角产生穿透以前先从Drain穿透导走进而维护Drain和Gate的穿透。因此那样的制定可以维持元器件规格不会改变，且MOS构造沒有更改，故不用再次获取SPICE model。自然这类智能化用以non-silicide制造，不然contact你也打不进去implant。

3) SAB (SAlicide Block)：一般大家为了更好地减少MOS的互联电容器，大家会应用silicide/SAlicide制造，可是那样元器件假如工作中在导出端，大家的元器件负载电阻降低，外部ESD工作电压可能所有载入在LDD和Gate构造中间非常容易穿透损害，因此在导出级的MOS的Silicide/Salicide大家通常用到SAB(SAlicide Block)光罩遮挡RPO，不必产生silicide，提升一个photo layer成本上升，可是ESD工作电压可以从1kV提升到4kV。

4)串联电阻法：这类办法无需提升光罩，应该是最节省成本的了，基本原理有点相近第三种(SAB)提升电阻器法，我便故意为他串连一个电阻器(例如Rs_NW，或是HiR，等)，那样也到达了SAB的方式。

2、设计方案上的ESD：这就彻底靠设计师的时间了，有一些公司在设计方案标准就早已给予给顾客solution了，顾客只需对着画就可以了，有一些沒有的则只能依靠顾客自身的designer了，许多设计方案标准全是写着这一仅仅guideline/reference，并不是guarantee的。一般全是把Gate/Source/Bulk短路在一起，把Drain结在I/O端承担ESD的浪涌保护器(surge)工作电压，NMOS称作GGNMOS (Gate-Grounded NMOS)，PMOS称作GDPMOS (Gate-to-Drain PMOS)。

以NMOS为例子，基本原理全是Gate关掉情况，Source/Bulk的PN结原本是短路0偏的，当I/O端有大工作电压时，则Drain/Bulk PN结雪崩击穿，一瞬间bulk有很大电流量与衬底电阻器产生压力差造成Bulk/Source的PN正偏，因此这一MOS的生存横着NPN管进到变大区(发射结正偏,集电结反偏)，因此展现Snap-Back特点，具有保障功效。PMOS同样推论。

这一基本原理看上去简易，可是设计方案的核心思想(know-how)有哪些？如何开启BJT？如何保持Snap-back？如何撑住HBM>2KV or 4KV？

怎样开启？务必有充足大的衬底电流量，因此之后发展趋势到了如今广泛采取的多指交叉式并接构造(multi-finger)。可是这类构造关键技术性问题是基区总宽提升，放大系数减少，因此Snap-back不易打开。并且伴随着finger总数增加，会造成每一个finger中间的匀称打开越来越很艰难，这也是ESD设计方案的短板所属。

假如要更改这类问题，大约有2种作法(由于triger的是工作电压，改进工作电压要不是电阻器要不是电流量)：1、运用SAB(SAlicide-Block)在I/O的Drain上产生一个高阻的non-Silicide地区，促使漏极方块电阻扩大，而促使ESD电流量遍布更匀称，进而提升泄流工作能力；2、提升一道P-ESD (Inner-Pickup imp，相近上边的触碰孔P ESD imp)，在N Drain下边打一个P ，减少Drain的雪崩击穿工作电压，更久有比较多的雪崩击穿电流量(详见参考文献毕业论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

针对Snap-back的ESD有两个小小基本常识要跟各位共享一下：

1)NMOS大家通常都能见到比较好的Snap-back特点，可是事实上PMOS难以有snap-back特点，并且PMOS耐ESD的特点广泛比NMOS好，这一大道理同HCI效用，根本原因是NMOS穿透情况下造成的是电子器件，迁移率非常大，因此Isub非常大非常容易促使Bulk/Source正指导通，可是PMOS就难咯。

2) Trigger工作电压/Hold工作电压: Trigger工作电压自然便是以前将的snap-back的第一个转折点(Knee-point)，生存BJT的击穿电压，并且要处于BVCEO与BVCBO中间。而Hold工作电压便是要保持Snap-back不断ON，可是又可以进到栅锁(Latch-up)情况，不然就进到二次穿透(击穿)而破坏了。也有个定义便是二次穿透电流量，便是进到Latch-up以后I^2*R发热量剧增造成硅融化了，而这一便是要过流保护，可以利用操纵W/L，或是提升一个过流保护高阻，非常简单最常见的办法是放大Drain的间距/拉大sAB的间距(ESD rule的常见作法)。

3、栅压藕合(Gate-Couple) ESD技术性：大家刚才讲过，Multi-finger的ESD设计方案的短板是打开的匀称性，假定有10只finger，而在ESD 充放电产生时，这10 支finger 并不一定会与此同时关断(一般是因Breakdown 而关断)，普遍到仅有2-3 支finger会主导通，这也是因合理布局上没法使每finger的相对位置及吊线方位完全一致而致，这2~3 支finger 一关断，ESD电流量便集中化流入这2~3支的finger，而其他的finger 仍是维持关掉的，因此其ESD 安全防护工作能力等效于仅有2~3 支finger的安全防护工作能力，而不是10 支finger 的安全防护工作能力。

这也就是为什么部件规格早已做得非常大，但ESD 安全防护工作能力并没有如预估似地升高的首要缘故，增打总面积无法预估产生ESD提高，该怎么办？其实不是很难，便是要减少Vt1(Trigger工作电压)，大家根据栅压提升工作电压的方法，让衬底先打开替代穿透而提流板通造成衬底电流量，此刻就可以让别的finger也一起打开进到关断情况，让每一个finger都来承担ESD电流量，真真正正充分发挥大规模的ESD功效。

可是这类GCNMOS的ESD设计方案有一个缺陷是断面打开了造成了电流量非常容易导致栅氧穿透，因此他看不到的是一种有效的ESD方案设计，并且数字功放区越小者栅压的危害越大，而数字功放区越大则snap-back会难打开，因此难以掌握。

4、也有一种错综复杂的ESD维护电源电路: 晶闸管可控硅(SCR: Silicon Controlled Rectifier)，它便是大家以前讲过的CMOS生存的PNPN结构开启造成Snap-Back而且Latch-up，根据ON/OFF完成对电源电路的维护，大伙儿可以回望一下，只需把上一篇里边这些抑止LATCH-up的factor念头让其产生就可以了，但是只有适用Layout，不可以适用Process，不然Latch-up又要fail了。

最终，ESD的设计方案大学问太深，我这里仅仅开诚布公给FAB的人科谱一下了，大部分ESD的计划方案有如下所示几类:电阻分压、二极管、MOS、生存BJT、SCR(PNPN structure)等几类方式。并且ESD不但和Design有关，更和FAB的process有关，并且大学问太深，我就没有很懂。

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